CFET構造の半導体とは？関連用語や製造方法などを分かりやすく解説！

2026年2月25日更新

この記事を書いた人

「FREE AID」編集部：長谷川

大手メーカー「コマツ」、「オムロン」などで7年間、アナログ回路エンジニアとして設計・評価業務に従事。
ECU、PLCなどのエレキ開発経験を多数持つほか、機械商社での就労経験も有する。
株式会社アイズ運営の機電系フリーランスエンジニア求人情報「FREEAID」専属ライターとして、
機電分野の知識と実務経験を活かし、専門性の高い記事執筆を行っている。

CFET構造の半導体とは？

CFET構造の半導体とは、nMOS・pMOSトランジスタを「横並び」ではなく「縦方向に積層」して作る、次世代の半導体のことです。チップ上のトランジスタ密度を倍増し、高性能化・省電力化を促進する技術であり、2nm世代以降の微細化（高密度化）には欠かせない技術として注目されています。

MOSFET微細化の歴史

なぜCFET構造が求められるようになったかが分かるよう、MOSFETの微細化の歴史をお伝えします。

プレーナ（平面）MOSFET

初期のMOSFETは、シリコン基板の表面にチャネルを作るプレーナ型（平面型）が主流でした。スケーリング則（いわゆるデナードスケーリング）が成立していた時代は、ゲート長を短くし、電圧も下げれば、性能・消費電力・集積度を同時に改善できました。しかし微細化が進むと、ゲート長が短くなるほど短チャネル効果が顕著になり、OFF時に電流が止まりにくくなります。これがプレーナ構造の限界を決定づけました。

3次元構造のFinFET構造

プレーナ構造の限界を打破するために、2000年代から開発され始めたのが、半導体を3次元的に構築するFinFET構造です。FinFET構造はキャリアが通るチャネル領域を魚のヒレ（英語でFin）のように立たせて立体化し、その周囲をゲート端子が囲う構造をしています。特徴的な構造によりゲート端子とキャリア領域の接触面が大きくなることで、従来のMOSFETよりチャネルの制御性が高くなり、リーク電流の改善や使用電圧の低下による効率化が実現しました。

チャネルを縦に積層するGAA構造

2020年代に入り3nmや2nm世代の半導体チップが開発されると、量子効果によるばらつきの問題が顕在化し始め、FinFET構造では微細化に限界が見え始めました。そこで新たに登場したのが、薄い板状にしたチャネルを高さ方向に積層し、ゲートを貫くように配置するGAA（Gate All Around）構造です。

GAA構造では、名前の通り積層されたチャネルが4方向からゲートに囲まれるため、FinFETよりも高い精度でチャネルを制御できるようになったことに加え、リーク電流の更なる低下や素子の微細化も図れるようになりました。ちなみに、GAA構造を持つPMOSとNMOSを横並びで配置し、間に絶縁膜を設けて一体化したものをGAAフォークシートと呼びます。

PMOSとNMOSを縦に積層するCFET構造

GAAを更に上回る集積度を実現できる構造として注目されているのが、GAA構造のPMOSとNMOSを縦に積み上げるCFET（Complementary FET）構造です。現時点では開発途上の技術であり、企業によって実装年の見立てにばらつきがあるものの、2030年頃に1nm世代以降の半導体に採用されるという予想が大半を占めています。

例えばベルギーの研究開発機関であるimecが公開したロードマップによると、2032年に5Å世代（Å=オングストローム、5Å=0.5nm）の半導体にCFET構造が採用されると予想しています。また、米国の半導体設計ツール大手であるSynopsysの予想では、2028年に1nm世代の半導体にCFET構造が実装されるとも述べられています。

CFET構造の特徴

CFET構造は、nMOSとpMOSを平面上に並べるのではなく、上下方向に積層して配置する構造です。これにより、GAAナノシートやGAAフォークシートと比べても、同一機能を実現するために必要なセル面積をさらに削減できる可能性があります。結果として、ロジックの高集積化が進み、デバイスのさらなる微細化や高機能化につながる点が大きな強みです。

また、nMOSとpMOSの配置が近接することで、配線長の短縮や寄生容量の低減が期待されます。これらは回路の遅延を抑える方向に働くため、性能向上やエネルギー効率の改善に寄与する可能性があります。特にウェアラブルデバイスやスマートフォンなどの小型機器では、限られた実装面積の中で処理性能を高めることが重要です。CFETが実用化されれば、同じサイズのまま性能を向上させる、あるいは性能を維持したまま消費電力を抑えるといった効果が期待され、バッテリー駆動時間の改善にもつながると考えられます。

CFETの製造方法

CFET構造の製造方法には、PMOSとNMOSの両方を一つの基板上で連続的に作り上げるモノリシックと、PMOSとNMOSを別々の基板上で作ってから貼り合わせるシークエンシャルの2種類があります。モノリシックは製造コストが安いのが利点であるものの、回路パターンのアスペクト比（幅と深さの比）が大きいため、製造難易度が高いのが課題です。一方のシークエンシャルは製造の難易度がそこまで高くないものの、PMOSとNMOSを分けて製造するためコストが高く、貼り合わせた界面に欠陥が生じるリスクも抱えています。

CFETの課題

究極のトランジスタ構造とも呼ばれるほど優れたCFETですが、実際に製造するまでに解決しなくてはならない課題も残されています。

要求されるコストと技術力が高い

まず一つ目に挙げられるのが技術力とコストの課題です。技術力に関して言えば、モノリシックでは単純にGAAの2倍のアスペクト比で加工する必要がありますし、シークエンシャルに関しても、界面欠陥を起こさずにPMOSとNMOSを正確に貼り合わせる必要があるため、どちらも非常に高い技術力が求められます。当然これらの技術力と複雑なプロセスを達成できる製造装置の製造や運用にも、自ずと高いコストが掛かってしまうため、よほどのメリットがない限りCFETの製造に踏み切るのは困難な状況と言えるのです。

細かい仕様や優位性が不明確

CFETはまだまだ発展途上の技術であるため、実状として細かい仕様面が決まりきっていない課題も残っています。具体的には、データの読み出しや書き込みに使用するトランジスタの配置や数、電源線と信号線を分別して配線するBSPDNの実装方式などを決めていかなくてはなりません。

また、CFETの構造的に縦方向の配線も形成する必要がありますが、この配線構造の製造プロセスについても新たに開発しなくてはなりませんし、そもそもの話として、GAAフォークシートより特性や性能面が本当に優れているかもハッキリしていない状況です。

まとめ

今回は究極のトランジスタ構造と称されるCFETについて、従来のFETとの違いや優位点、2種類の製造方法、課題点などを分かりやすく解説してきました。実装予定が2030年頃と少し先の話にはなるものの、実装されれば身の回りの小型デバイスの寿命や性能が大幅に向上することが期待されるため、今後の動向に注目していきましょう。

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